[딜사이트 이세연 기자] 삼성전자가 10나노급 6세대(1c) D램 재설계에 난항을 겪으면서 샘플 생산테스트가 연기됐다. 과거 극자외선(EUV) 노광 장비 도입 이후 지속돼 온 캐패시터 리키지(누설 전류) 현상을 해결하고, 수율을 높이고자 칩 사이즈를 확대했으나 여전히 뚜렷한 개선이 이뤄지지 않고 있기 때문이다. 당초 회사 측이 1c 공정을 기반으로 한 HBM4를 올 하반기부터 양산하겠다는 계획을 밝혔으나, 개발 일정에 차질이 생기며 양산 시점이 다소 늦춰질 가능성도 나온다.
삼성전자의 내부 사안에 정통한 한 관계자는 "당초 삼성전자의 1c D램 샘플 생산 테스트가 올 7월로 예정돼 있었는데, 재설계 과정에서 난항을 겪으면서 일정이 10월로 연기됐다"며 "수율이 어느 정도인지 말하기 어려울 정도로 불투명한 상황"이라고 말했다.
앞서 삼성전자는 1c D램 재설계를 추진하면서 원가 경쟁력을 일부 포기하는 방향으로 접근했다. 통상 반도체 업계에서는 한 웨이퍼에서 가능한 많은 칩을 생산하면서도, 동시에 수율(양품 비율)을 확보하는 두 가지 요소를 동시에 충족시키는 것이 핵심 과제로 꼽힌다. 하지만 삼성전자는 수율 확보에 방점을 두는 대신 생산성을 일부 포기하는 결정을 내린 셈이다. 이는 과거 EUV 노광 장비 도입 당시 안정성보다는 생산성에 초점을 맞췄던 전략과 상반된 행보로 해석된다.
10나노급 D램 공정 기술은 1x(1세대)→1y(2세대)→1z(3세대)→1a(4세대)→1b(5세대)→1c(6세대) 순으로 발전해왔다. 현재 1c D램은 앞선 세대를 기반으로 크게 두 가지 방식의 재설계가 진행되고 있다. 하나는 유사한 설계를 지닌 1a와 1b를 통해 1c를 새롭게 개발하는 방식, 다른 하나는 1a와 1b 공정부터 다시 설계해 완전히 새로운 1c를 구현하려는 접근이다. 하지만 두 가지 방식 모두 기대만큼 성과를 내지 못하고 있는 것으로 전해진다.
재설계가 어려운 가장 큰 원인 중 하나는 1z 공정부터 나타나기 시작한 커패시터 리키지 현상이다. 당시 삼성전자는 경쟁사 대비 EUV를 선제적으로 도입하며 D램의 핵심인 커패시터 설계를 변경했는데, 이 과정에서 오류가 발생한 것으로 전해진다. 앞선 관계자는 "당시 삼성전자가 EUV를 도입했음에도 불구하고, 경쟁사와 비교해 생산성 차이가 크지 않아 오히려 고정비만 크게 발생하는 결과를 낳았다"며 "이에 생산 라인에서는 '안정성보다는 생산성에 초점을 맞추자'는 판단 아래 캐패시터 길이를 늘리고 두께를 줄이는 방식으로 대응했다"고 말했다.
커패시터의 두께를 얇게 하면 전류를 저장할 수 있는 공간이 줄어드는 대신, 한 장의 웨이퍼에서 생산할 수 있는 칩의 수는 늘어난다. 일정 수준의 안정성을 감수하는 대신 생산량을 확보하기 위한 전략이다. 하지만 기술이 세대를 거듭할수록 해당 방식이 한계에 부딪히기 시작한 것으로 분석된다. 또 다른 관계자는 "현재는 두께를 다시 두껍게 하고, 높이를 낮추고, 측면 폭을 넓히는 식으로 커패시터 구조를 개선하고 있다"고 전했다.
커패시터 개선 작업은 단순히 커패시터만 조정하는 것이 아닌, 다른 요소들과의 조합을 통해 최적의 조건을 찾아야 해 쉬운 일이 아니다. 삼성전자가 1c D램의 칩사이즈를 키우는 것도 이와 비슷한 맥락에서 이뤄진 조치다. 재설계 과정을 보다 수월하게 진행하기 위해 칩 사이즈를 확대한 것이다. 또 칩 사이즈가 커지면 회로를 그릴 수 있는 범위가 넓어지고, 회로 간 간섭이 제한적으로 발생해 제조 난이도가 상대적으로 낮아진다. 생산할 수 있는 칩 수가 줄어들어 원가 경쟁력이 떨어지지만, 수율을 높이는 효과를 얻을 수 있다.
삼성전자가 최근 EUV 사용량을 당초 계획보다 줄인 것도 이와 무관치 않다. 단순히 공정 안정성을 높이기 위한 목적뿐 아니라, 칩 사이즈 확대로 인한 원가 경쟁력 저하를 일정 부분 상쇄하려는 조치로 풀이된다. 실제로 이 회사는 1c D램의 EUV 적용 레이어 수를 당초 계획(8~9개)에서 약 30% 줄인 6~7개 수준으로 조정한 것으로 전해진다. EUV 적용 레이어 수가 많아지면 그만큼 공정 단계가 늘어나 고정비 부담이 커지기 때문에 이를 줄이려는 의도가 담긴 것으로 보인다.
하지만 이 같은 조치를 취했음에도 불구하고 안정성이 아직 기대에 미치지 못하면서, 상반기 내 HBM4 개발을 마치고 샘플을 공급하려던 계획도 자연스레 연기된 것으로 보인다. 삼성전자의 HBM4는 1c D램을 코어다이(베이스다이 위에 쌓는 D램)로 사용하는 구조다. 회사 한 관계자는 "1c 공정을 사용해 HBM을 개발하려면, 웨이퍼에 여분을 두는 방식으로 설계해야 미세 구멍을 뚫고 제품 형태로 패키징하는 과정의 난이도를 줄일 수 있다"며 "현재 관련 작업이 진행 중이지만 개발이 순조롭게 이뤄지고 있는 상황은 아니다"고 말했다.
한편 삼성전자의 1c D램 재설계가 지연되면서 경쟁사들에 비해 기술 격차가 더욱 확대되고 있다는 우려가 커지고 있다. 마이크론은 지난달 1c에 해당하는 '1γ(감마)' 공정을 기반으로 한 DDR5 샘플을 이미 인텔·AMD 등 잠재 고객사에 출하했으며, HBM4 개발에도 속도를 내고 있다. SK하이닉스의 경우 앞서 지난해 8월 1c 공정 DDR5를 세계 최초로 개발에 성공했다. HBM4 12단 샘플 역시 주요 고객사에 최초로 공급했다. 올 하반기에는 HBM4 양산에 돌입, 이후 HBM4E 개발에도 속도를 낼 예정이다.
삼성전자 관계자는 "현재 1c D램 개발은 계획대로 순조롭게 진행 중이다"고 말했다.
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