[고종민 기자] 네패스가 비메모리 반도체 산업 내 고부가가치 패키징 시장 확대의 수혜가 기대된다.
네패스는 첨단 패키지 제조 공정 기술을 바탕으로 ▲웨이퍼 레벨 패키지 (Wafer Level Package: WLP) ▲팬 아웃 웨이퍼 레벨 패키지 (Fan Out Wafer Level Package: FOWLP) ▲패널 레벨 패키지 (Panel Level Package: PLP) ▲3D 모듈 등의 후공정 외주가공 서비스를 제공하고 있다.
3일 성현동 KB증권 연구원은 “반도체 전공정의 미세화가 사실상 한계에 근접하면서 설계, 공정, 장비, 재료 등의 투자 비용 증가로 성능 개선과 원가 절감이 난관에 봉착했다”며 “실제 고속 전자제품의 전체 전기신호 지연의 50% 이상이 칩과 칩 사이의 패키징 지연에 의해 발생하고 있다”고 말했다.
이어 “향후 시스템의 크기가 커질수록 고성능화, 초소형화, 저전력화를 위한 패키징 기술의 중요성이 증대될 전망”이라며 “반도체 패키징의 전통적인 역할은 반도체 칩과 PCB 간의 신호 연결, 외부 불순물과 습기, 물리적 충격으로부터의 보호 등”이라고 설명했다.
네패스는 차세대 패키징 기술인 FOWLP (Fan Out Wafer Level Package), PLP (Panel Level Package) 등에서 선도적인 기술력을 확보하고 있다.
기존의 반도체 패키징 공법이 웨이퍼 상태의 반도체를 개별 칩으로 분리한 뒤에 패키징하는 방식이었던데 반해 웨이퍼상에서 패키징을 하는 WLP는 패키징의 소형화와 원가 측면에서 유리하다. FOWLP는 기존 WLP에서 한 단계 더 진보한 패키징 기법이다.
성 연구원은 “네패스의 FOWLP는 표준화된 볼 레이아웃을 사용할 수 있도록 칩 바깥쪽에 인풋·아웃풋(input·output) 단자를 배치시키는 형태의 패키지”라며 “(WLP의 기존 장점에 더해) 신호 효율이 향상되고 하나의 패키지에 다양한 기능의 칩들을 실장하는 시스템 인 패키지(System in Package) 구현이 용이하다”고 강조했다.
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