[딜사이트 김진욱 기자, 이승연 인턴기자] 글로벌 빅테크의 인공지능(AI) 반도체 경쟁이 엔비디아 그래픽처리장치(GPU) 확보를 넘어 자체 칩 개발로 확산하고 있다. AI 서비스 규모가 커지면서 비용과 전력 효율을 높이기 위해 각 기업의 서비스에 최적화한 주문형반도체(ASIC) 개발이 늘어나고 있다.

또한 자체 AI칩이 세대를 거듭하며 고성능화되는 가운데 선단공정으로 갈수록 설계비도 가파르게 뛰면서 실제 개발·양산 경험의 중요성도 커지는 모습이다.

◆ 빅테크 ‘내 칩’ 세대교체…모델 기업도 개발 참여

14일 업계에 따르면 빅테크의 자체 AI칩 개발은 일회성 프로젝트를 넘어 세대교체 단계에 들어섰다. 구글은 올해 차세대 텐서처리장치(TPU)인 TPU 8t와 TPU 8i를 공개했다. 아마존웹서비스(AWS)는 지난해 12월 3나노 공정을 적용한 4세대 AI칩 트레이니엄3(Trainium3)를 탑재한 울트라서버의 정식 제공을 시작했다.

마이크로소프트(MS)도 지난 1월 TSMC 3나노 기반 마이아200(Maia 200)을 공개했다. 메타도 향후 2년간 자체 AI 가속기 MTIA(Meta Training and Inference Accelerator) 300·400·450·500을 순차 개발·배치할 계획이다.

최근에는 오픈AI와 앤트로픽 등 AI 모델 기업까지 반도체 업체와 협업하며 자체 칩 개발이나 최적화에 참여하고 있다. 자체 AI칩 개발 주체가 클라우드 사업자를 넘어 AI 모델 기업으로 넓어지는 양상이다.

AI ASIC은 특정 AI 작업에 맞춰 설계하는 맞춤형 반도체다. 다양한 연산을 처리할 수 있는 GPU와 달리 특정 서비스와 작업에 필요한 기능을 중심으로 설계할 수 있다. 목표로 한 작업을 대규모로 반복 처리하는 환경에서는 전력 소비와 운영비를 낮출 수 있다는 점이 강점이다. 초기 개발비는 높지만 서비스 규모가 커질수록 비용을 많은 연산량에 분산할 수 있다. 대규모 AI 서비스를 운영하는 빅테크가 자체 칩 개발에 적극적인 배경이다.

특히 AI 시장의 무게중심이 학습뿐 아니라 추론으로 넓어지면서 자체 칩 개발 유인도 커지고 있다. AI 서비스는 이용자가 요청할 때마다 추론 연산을 반복하기 때문에 토큰당 비용과 전력 효율이 운영비에 직접적인 영향을 준다. 이에 빅테크는 GPU를 완전히 대체하기보다 GPU와 자체 ASIC을 용도에 따라 함께 활용하는 방식으로 인프라를 구성하고 있다.

AI 서버 출하 증가율도 ASIC 기반 제품이 GPU 기반 제품을 앞설 것으로 전망된다. 대만 시장조사업체 트렌드포스(TrendForce)는 2026년 클라우드서비스제공업체(CSP)의 자체 ASIC 기반 AI 서버 출하량이 전년 대비 44.6% 늘어날 것으로 예상했다. GPU 기반 AI 서버 증가율 전망치는 16.1%다. ASIC 기반 AI 서버 비중은 올해 27.8%에서 2030년 약 40%까지 확대될 것으로 내다봤다.

◆ 선단공정 설계비 급증…개발·양산 경험 중요

문제는 칩 성능이 높아질수록 개발에 필요한 비용도 빠르게 불어난다는 점이다. 공정이 미세화되면 같은 면적에 더 많은 회로를 집적할 수 있고 성능과 전력 효율을 높일 수 있지만 설계와 검증 난도 역시 함께 상승한다.

미국반도체산업협회(SIA)와 보스턴컨설팅그룹(BCG)이 추산한 선단칩 설계비는 65나노 2900만달러, 5나노 5억4200만달러, 3나노 8억7200만달러다. 3나노 설계비는 약 1조1690억원으로 5나노보다 약 61%, 65나노보다 약 30배 높은 수준이다. 공정이 미세화될수록 인력과 전자설계자동화(EDA), 반도체 설계자산(IP), 검증과 물리설계 등에 투입되는 비용이 동시에 증가하기 때문이다.

AI칩의 대형화도 부담을 키우고 있다. 고성능 AI ASIC은 많은 연산 회로와 내부 메모리를 집적하면서 칩 면적이 커지는 경향이 있다. 칩이 커질수록 회로와 배선이 복잡해지고 전력과 발열, 수율 관리도 어려워진다. 설계 과정에서 문제가 발생하면 재설계와 추가 테이프아웃이 필요해지면서 비용뿐 아니라 양산 일정까지 늦어질 수 있다.

이현수 키움증권 연구원은 지난 12일 발간한 ‘설계로 이루는 내 칩 마련의 꿈’ 보고서에서 선단공정으로 갈수록 실제 개발·양산 경험이 디자인하우스의 핵심 경쟁력으로 작용할 것으로 분석했다. 설계비가 커질수록 재설계와 추가 테이프아웃에 따른 손실도 커지는 만큼 유사 프로젝트 수행 경험이 설계 오류와 일정 지연 위험을 줄이는 신뢰 기반이 된다는 설명이다.

파운드리마다 공정과 설계 규칙, 사용할 수 있는 IP가 다른 점도 설계 경험의 중요성을 높인다. 고객은 생산 공정을 정한 뒤 해당 공정 경험을 갖춘 설계 파트너와 협업하는 경우가 많다. TSMC가 설계·양산 협력체계인 가치사슬연합(VCA)을, 삼성전자가 디자인솔루션파트너(DSP)를 운영하는 이유다.

국내에서는 세미파이브와 에이디테크놀로지, 가온칩스 등이 삼성 DSP로 선단공정 기반 ASIC 설계 프로젝트에 참여하고 있다. 글로벌 ASIC 시장의 성장이 국내 설계업체의 실적으로 이어지려면 삼성전자에 생산을 맡기는 AI칩 개발 사업이 늘고, 국내 업체가 해당 칩의 설계·검증을 수주해야 한다.

이 연구원은 DSP 자격 자체만으로 수주가 보장되는 것은 아니며 선단공정 설계와 대형 칩 검증, 첨단패키징, 실제 양산 수행 이력 등이 수주 경쟁에서 중요한 요소가 될 것으로 봤다.